Elementos que conforman los FPGAs de Xilinx.

Elementos reconfigurables: CLBs e IOBs. Elemento básico del CLB es la celda lógica. Cada CLB puede tener varias de estas celdas lógicas (CL). Los CLB de Virtex tienen cuatro CL distribuidas en dos slices.

La celda lógica incluye:

• Generador de funciones (circuito programable LUT). Puede funcionar como circuito combinacional de 4 entradas o como memoria RAM 16x1. Las memorias pueden ser de varios tamaño combinando varias LUTs. También puede funcionar como registro de corrimiento de 16 bits.
• Lógica de acarreo. 
• Elemento de memoria (para almacenar el resultado de la LUT).

1. Matriz de ruteo global. Rutas horizontales y verticales con switches situados en la interseccion entre las rutas. Para interconectar diferentes CLBs internamente.
   
2.  
   IOBs: Para interconectar los pines del FPGA y los CLBs.
    
3. Rutas locales: Para interconectar CLBs localmente y para conectar los CLBs con la matriz de ruteo global.
    
4. Dispositivos para la gestión del reloj: DDL en Spartan y DCMS en Virtex.
    
5. Memoria RAM: No emplean recurso del CLB. Los bloques de memoria se distribuyen en las columnas cubriendo toda la altura del dispositivo. También hay recursos de ruteo para conectar estos bloques con los CLBs. El contenido se fija mediante la memoria SRAM de configuración.incluyendose en el bitstream inicial o bitstream parciales posteriores. Estos bloques pueden funcionar como memoria ROM.
    
6. Buffers de 3 estados: Para conectar los CLBs a las rutas horizontales globales. Se llamasn Tbufs. 

Todos estos elementos se configuran mediante valores almacenados en celdas de memoria SRAM. Cambiar la funcionalidad del dispositivo equivales a cambiar los valores de esta memoria.